Synchronisation auf 3 Taktzyklen

[GeOps]

Hallo allerseits,

habe folgendes Problem:
Ich brauche eine digitale Schaltung aus Flip Flops und Gattern, welche mir folgendes macht:
Ich bekomme ein asynchrones Eingangssignal, welches dann dauernd aktiv ist.
Das Ausgangssignal soll synchron zum Takt sein, was ich ja durch ein D-Flip Flop realisieren kann. Nun soll das Ausgangssignal aber nur genau so lang aktiv sein wie 3 Taktzyklen (siehe Anhang). . .
Mit welcher Schaltung kann man das realisieren ???

Danke und Gruss
GeOps

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

Hallo,

eine von vielen mögliche Lösung, sollte funktionieren.

Gruß

Rossi

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

Hallo,

Korrektur, die erste Schaltung triggert erst nach 3 Taktzyklen. Diese Schaltung sollte Deine Aufgabenstellung erfüllen.


Gruß

Rossi

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

Hallo,

alle guten Dinge sind drei:

Hier noch eine Flip Flop-Lösung mit D-Flip Flop


Gruß

Rossi

 

[Isabell]

AW: Synchronisation auf 3 Taktzyklen

Hier noch eine Flip Flop-Lösung mit D-Flip Flop

Hallo Rossi,
die Idee, den Reset freizugeben und mit der 4 den Clock abzuschalten ist gut. Nur mit dem Ausgangssignal wäre ich noch nicht 100%ig zufrieden, da nach 1 Takt ein Glitch entsteht. Vielleicht mit einem 4-Bit Schieberegister?

Die Frage ist, ob das Ausgangssignal frühzeitig ausgeschaltet werden darf, wenn der Eingangstrigger zu kurz ist.

 

[GeOps]

Vielen Dank

Hallo,

erstmal vielen Dank für eure schnelle Hilfe 8) !!! Einfach klasse.

Hab das ganze mal Simuliert...und hab mir gedacht um den Glitch wegzubekommen, schalt ich doch einfach noch ein D-FF an den Ausgang, aber siehe da, manchmal (NICHT IMMER) ist der Ausgang im ersten CLK-Zyklus eine Halbe Periode HIGH. Warum ??? Kann das am Simulator liegen ???

Viele Grüße
GeOps

 

[Isabell]

AW: Simulation scheint i.O.

manchmal (NICHT IMMER) ist der Ausgang im ersten CLK-Zyklus eine Halbe Periode HIGH. Warum ??? Kann das am Simulator liegen

Hallo GeOps,
Die Simulation sieht richtig aus. Du hast 1 Clk Verzögerung wegen D-FF4.
Wo genau ist eine Halbe Periode HIGH?

 

[GeOps]

AW: Synchronisation auf 3 Taktzyklen

Hallo Isabell,

ich habs dir nochmal im Timingdiagramm markiert.
Gleich zu Beginn der Simulation tritt manchesmal ein HIGH am Ausgang auf, aber eben nicht immer. 4 von 5 Simulationen sind ohne dieses Phänomen ...

Viele Grüße
GeOps

 

[Isabell]

AW: Synchronisation auf 3 Taktzyklen

Gleich zu Beginn der Simulation tritt manchesmal ein HIGH am Ausgang auf, aber eben nicht immer.

Hallo GeOps,
Wundert Dich das, Du hast anscheinend das 4. FF nicht am Reset.

 

[Isabell]

AW: Synchronisation auf 3 Taktzyklen

Noch'n Vorschlag:

 

[GeOps]

AW: Synchronisation auf 3 Taktzyklen

Hallo Isabell,

da muss ich dir Recht geben .
Wir kommen der Sache schon näher.
Ich habe den Reset angeschlossen (Set an HIGH oder nicht macht nix aus), und trotzdem kommt jetzt manchmal ein Peak.
Das finde ich sehr komisch, zumal das OR am Ausgang bei t=0 doch LOW sein sollte... ???

Viele Grüße
GeOps

 

[Isabell]

AW: Synchronisation auf 3 Taktzyklen

Jetzt sieht es doch gut aus, viel besser zu lesen.
Die FF sind ja nicht initialisiert, d.h. sie stehen irgendwo. Zum Zeitpunkt Null legst Du das Eingangssignal an und der Reset wirkt nach der Durchlaufzeit.

Das OR-Gatter wird nicht beteiligt sein, obwohl Du erst nach der Gatterdurchlaufzeit ein definiertes Null-Signal am Ausgang hast.

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

Hallo,

am morgen um 6:24 gibts keine Glitch'es 8)

Nöö! Spass bei Seite, Du hast natürlich recht Isi. Wenn ich die Zeit finde, werde ich die Schaltung mal zusammen stecken und oszilloskopieren. Das Foto mit dem Glitch werde ich dann zu diesem Thema reinstellen!



Gruß

Rossi

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

guten Morgen,

leider bringt meine Kammera nicht die nötige Schärfe, aber versprochen ist versprochen.
Um die Kapazitäten gering zu halten wurde einTastkopf 100/1 gewählt. FET-Tastkopf währe sicher noch besser.

Zirkawerte des Glitch's: U 500mV t=9,5ns

Der Glitch fällt aus meiner Sicht geringer aus als angenommen. Zum einem sicher die begrenzte Messmöglichkeit. Einen viel größeren Einfluss jedoch hat sicherlich die Wahl der Gatter und Flip-Flops.
D-FlipFlop 74LS74 mit einer Setup-Zeit von ca. 20ns
OR-Gatter HCF 4075 mit Ausbreitungszeit >100ns bei 5V

Gruß

Rossi

 

[Isabell]

AW: Synchronisation auf 3 Taktzyklen

Um die Kapazitäten gering zu halten wurde einTastkopf 100/1 gewählt. FET-Tastkopf wäre sicher noch besser.
Der Glitch fällt aus meiner Sicht geringer aus als angenommen. Zum einem sicher die begrenzte Messmöglichkeit(Oszi Grenzfrequenz?). Einen viel größeren Einfluss jedoch hat sicherlich die Wahl der Gatter und Flip-Flops.

Hallo Rossi,
da hast Du Dir ja schön Mühe gemacht, und Du hast sogar einen 100MOhm-Tastkopf - Respekt! Tatsächlich sollten solche Impulse nichts ausmachen, da die Schaltschwelle (1,4V bei LS) nicht unterschritten wird.
Noch ein Vorschlag: statt des langsamen OR-Gatters kann man auch ein übliches nehmen, wenn man zwischen IC3A,Q(5) und V1/2(4) ein RC mit 100 Ohm, 470pF schaltet, dann sollte der Glitch völlig unterdrückt sein.
Noch einen schönen Sonntag!

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

Mein Ziel war es den Glitch in seiner vollen Größe darzustelln, nicht ihn zu unterdrücken!!

Hatte leider kein anderes OR als den HCF4075 neben den 100M Tastkopf.

Oszi 150MHz Grenzfrequenz, Anstiegszeit <2,3ns.

Gruß

Rossi

 

[Isabell]

AW: Synchronisation auf 3 Taktzyklen

Mein Ziel war es den Glitch in seiner vollen Größe darzustelln, nicht ihn zu unterdrücken!!

Hatte leider kein anderes OR als den HCF4075 neben den 100M Tastkopf.

Oszi 150MHz Grenzfrequenz, Anstiegszeit <2,3ns.

Guter Oszi! Kannst Du mal die Qs der beiden ersten FF auf die beiden Kanäle geben, dann müsste die Durchlaufzeit des 74LS74 rauskommen?

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

Hallo,

um die Durchlaufzeit (wie Du sie nennst) besser darzustellen habe ich bei CH1 /Qa und für CH2 Qb genommen.
Aufzeichnung erfolgte nicht mit dem heiß begehrten 100MOhm-Tastkopf


Gruß

Rossi

 

[Isabell]

AW: Synchronisation auf 3 Taktzyklen

um die Durchlaufzeit (wie Du sie nennst) besser darzustellen habe ich bei CH1 /Qa und für CH2 Qb genommen.
Aufzeichnung erfolgte nicht mit dem heiß begehrten 100MOhm-Tastkopf

Hallo Martin,
sehr gut gemacht! :) Kann für LS-Bausteine stimmen. Im ganzen Temperaturbereich kann es mehr werden.

Die Ausgänge sind so niederohmig, da reichen auch 1:1 Tastköpfe, die 10 pF des Tastkopfs stören nicht sehr.

Wie heißt denn die Durchlaufzeit wirklich? Lass' mich nicht dumm sterben

 

[MartinRo]

AW: Synchronisation auf 3 Taktzyklen

Hallo Martin,

Die Ausgänge sind so niederohmig, da reichen auch 1:1 Tastköpfe, die 10 pF des Tastkopfs stören nicht sehr. Beim passiven Tastkopf kommen noch 15pF des Oszi-Eingangs und ca. 35pF fürs Kabel dazu.

Wie heißt denn die Durchlaufzeit wirklich? Lass' mich nicht dumm sterben

Hallo Isabell,

Sicher kann man dazu Durchlaufzeit sagen und ist ein gängiger Begriff. In den Datenblättern findest Du die Bezeichnungen [tex]t_{PLH} [/tex] bei ClockSet und [tex]t_{PHL}[/tex] bei ClockReset.
[tex]t_{P}[/tex] steht dabei für "Propagation Delay Time" --> Frei übersetzt: Ausbreitungszeit.

Wünsche noch einen schönen Sonntagabend.

Gruß

Rossi