Frage zu Ausgänge bei TTL und CMOS

Dieses Thema im Forum "Elektrotechnik" wurde erstellt von Rainmen83, 21 Aug. 2007.

  1. Hi!!!
    Ich hab ne Frage zu den Ausgängen bei CMOS und TTL Bausteinen...

    Wenn ich TTL Bausteine parallel schalte und einer der beiden Ausgänge dann Low Potential hat hat das Gesamtpotential auch Low Potential, oder???
    (Siehe MUKL Grundlagen E-Technik)
    sprich es wird alles auf Masse gezogen...

    Wie is es dann bei CMOS??? Wenn da einer Low Pegel hat??? :)

    Da gibts doch einen Unterschied.....


    Und dann is bei den Schaltsymbolen noch die Raute drinnen... was sagt das Symbol genau???

    danke...
     
  2. AW: Frage zu Ausgänge bei TTL und CMOS

    Hi Rainmen83,

    [TTL]
    Die Ausgänge von TTL-Gatter dürfen nicht parallel geschaltet
    werden, da gibt es einen Kurzschluss wenn die Pegel unterschiedlich sind.

    AUSNAHME : die Gatter mit dem auf der Kante stehenden Quadrat
    = Open-Collector Ausgang, da gibt es Intern nur einen Transistor,
    der gegen GND schalten kann. Extern muß dann noch ein
    Pull-UP-Widerstand vorgesehen werden (für den High-Pegel)
    -> diese Ausgänge dürfen parallel geschaltet werden.

    [CMOS]
    Die Ausgänge von CMOS-Gattern dürfen parallel geschaltet
    werden -> ABER
    auch diese dürfen keine unterschiedliche Pegel annehmen können !!
    aber man kann z.B. mehrere Inverter parallelschalten
    (also alle Eingänge verbinden und alle Ausgänge verbinden) um
    die Max-Strom-Leistung zu erhöhen

    Gruss Uwe
     
  3. AW: Frage zu Ausgänge bei TTL und CMOS

    ok danke dir...

    hauptsächlich ist es mir nun aber um die Wahrheitstabelle (Zuordnungstabelle mit den nullen und einsen) gegangen....
    bei dem besagten Beispiel sind zwei 7401 NAND Gatter am Ausgang parallel geschaltet.. hat jetzt ein Ausgang 0 Pegel ist der "gesamte Ausgang" LOW...

    ist das immer so oder gibts auch Fälle wo der gesamte Ausgang High ist obwohl eins der beiden LOW Pegel führt???

    Wie gesagt Grundlagen E-Technik Musterklausur Seite 5
     
  4. AW: Frage zu Ausgänge bei TTL und CMOS

    Hi,

    Das 7401 hat Open-Collector Ausgänge, deswegen darf man da die
    Ausgänge verbinden.

    Durch die Parallelschaltung hat man praktisch ein "Wired-AND" gemacht...
    ...also ein UND-Gatter (mit den Ausgängen des 7401 als Eingänge).

    Beim UND-Gatter hat der Ausgang 0-Pegel, sobald einer der Eingänge
    ein 0-Pegel hat.

    Deswegen ist der gesammte Ausgang Lo, wenn einer der 7401 Ausgänge
    Lo-Pegel hat.

    Der andere Fall (ein Wired-OR) kann mit Dioden realisiert werden,
    die an die Ausgänge der Gatter geschaltet werden.
    Da wird dann kein Pull-UP, sondern ein Pull-Down Widerstand
    eingesetzt, der das Lo-Signal erzeugt.

    Gruss Uwe
     
    #4 derexponent, 21 Aug. 2007
    Zuletzt bearbeitet: 21 Aug. 2007
  5. AW: Frage zu Ausgänge bei TTL und CMOS

    Hallo, bei genau derselben Aufgabe hänge ich auch.
    Wie kann es sein das einmal ein High-Signal reicht um das Warnsignal zu schalten und manchmal beide da sein müssen????????
    Werd nicht schlau aus der Zuordnungsliste....
     
  6. AW: Frage zu Ausgänge bei TTL und CMOS

    Also wenn Sa und Sc 0 sind ist das WS immer da.
    Ausserdem ist WS immer da, wenn SB 1-Pegel hat.

    Daher ist bei
    Sa 0, Sb1 , Sc 1 auch ein Highpegel an WS, wegen Sb!!!
     
  7. AW: Frage zu Ausgänge bei TTL und CMOS

    Das ist so nicht ganz richtig! Solange es sich um die gleichen logische Grundfunktionen (AND,OR,NOT usw.) handelt, sich die Gatter auf dem selben Chip befinden (Reduzierung der Exemplarstreuung), alle Eingänge der Gatter miteinander verbunden sind, deren Ausgänge parallelgeschaltet werden, ist das ein üblicher Weg um die Ausgangslastfaktor zu addieren. Somit lassen sich z.B. Leuchtdioden oder andere höcherstromige Verbraucher unter Einhaltung der logischen Pegel treiben, was sonst mit dem einem Gatter nicht möglich wäre. Wenn die Gatter sowieso übrig wären, ist das ein üblicher Weg um Kosten zu reduzieren, da keine zusätzliche Bauteile benötigt werden. Das mal so als Beispiel aus der Praxis.

    mfg bitshifter
     
  8. AW: Frage zu Ausgänge bei TTL und CMOS

    @Katscha,

    -zur Tabelle von Aufgabe 3.1

    1.
    ====

    das Eingangs-Signal "Sb" wird invertiert
    auf die beiden NAND-Gatter geleitet

    falls "Sb" Hi-Pegel führt,
    also am Eingang von beiden NAND-Gattern ein Lo-Pegel liegt,
    spielt der Pegel von "Sa" und "Sc" keine Rolle mehr...
    ...der Ausgangspegel WS wird in jedem Fall ein HI-Pegel besitzen


    also : WS=1 bei SB=1

    2.
    ====

    wenn "Sb" Lo-Pegel hat, kommt es auf die Kombination
    von "Sa" und "Sc" an

    der Ausgang "WS" wird nur dann HI, wenn BEIDE
    NAND-Gatter ein HI ausgeben,
    das machen Sie nur, wenn an den Eingängen
    (Sa bzw. Sc) Lo-Pegel anstehen

    also : WS=1 bei (Sa=0 UND Sc=0)

    3.
    ====

    in allen anderen Fällen ist WS=0

    Gruss Uwe
     
  9. Hey, vielleicht schaut ja noch wer hin und wieder hier rein.

    Wieso ist es jetzt in diesem Fall so, dass wenn ein Low-Signal bei einem NAND raus kommt, es die höhere Prio hat? Liegt es an dem TTL-Gatter Typ 7401, oder reicht allein schon wenn "TTL-Gatter" dran steht?

    Danke für jede Hilfe.
    Viele Grüße
     
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